트랩: 예외와 인터럽트

트랩: 흐름을 끊고 처리기로

1장에서 본 정의를 다시 떠올리자. 예외(exception)는 지금 실행하는 명령 때문에 생긴 비정상 상황이고, 인터럽트(interrupt)는 명령과 상관없이 바깥에서 비동기적으로 들어온 사건이다. 둘 중 무엇이든 제어가 처리기로 넘어가는 일 자체를 트랩(trap)이라 한다. 17장에서 보았듯 하트가 특권 모드를 바꾸는 정상적인 길은 트랩(올라가기)과 xRET 명령(내려가기)뿐이다.

규격은 트랩을 받는 쪽의 모드에 따라 두 가지로 부른다. 특권 수준이 올라가는 트랩(U→S, S→M 등)은 수직 트랩(vertical trap), 같은 수준에 머무는 트랩(S 모드에서 난 예외를 S 모드가 받는 경우 등)은 수평 트랩(horizontal trap)이다. 어느 쪽이든 하드웨어가 하는 일은 같다. 돌아올 주소와 원인을 CSR에 적고, 인터럽트를 끄고, 모드를 바꾸고, 처리기 주소로 뛴다.

정밀한 트랩

트랩이 일어났을 때 “어디까지 실행되었는가”가 분명해야 처리기가 고치고 다시 실행할 수 있다. 트랩 걸린 명령보다 앞선 명령은 모두 끝났고, 그 명령과 뒤따르는 명령은 아무 흔적도 남기지 않은 상태를 정밀한 트랩(precise trap)이라 한다. 비특권 규격은 트랩마다 정밀하게 처리할지를 실행 환경(EEI)이 정하되 가능하면 정밀성을 유지하라고 권고한다. 특권 규격의 PMP 위반은 “항상 정밀하게” 트랩된다고 못 박혀 있고(20장), 반대로 오래된 버스가 돌려주는 오류 응답처럼 정밀하게 잡기 어려운 경우는 부정확한 버스 오류 인터럽트로 보고될 수 있다고 적혀 있다.

트랩을 받아 적는 CSR들

M 모드와 S 모드는 트랩을 받을 수 있는 두 수준이다. 각자 똑같은 모양의 CSR 한 벌을 가진다. 이름의 첫 글자 m/s만 다르고 역할은 짝을 이룬다. 처리기 주소(xtvec), 돌아갈 주소(xepc), 원인(xcause), 부가 정보(xtval), 처리기용 임시 칸(xscratch)이다.

몇 가지 세부 규칙이 있다.

• mepc는 WARL이며 유효한 가상 주소를 모두 담을 수 있어야 한다. C 확장이 없어 IALIGN=32이면 하위 두 비트가 0으로 읽힌다. 트랩이 M 모드로 들어올 때만 하드웨어가 쓰고, 그 밖에는 소프트웨어만 쓴다.
• mcause의 원인 코드 필드는 WLRL이다. 구현이 지원하는 코드만 담을 수 있다고 보장된다. scause는 0–31(하위 5비트)을 반드시 담을 수 있어야 한다.
• mtval은 0이 될 수도 있다. 플랫폼이 어떤 예외에서 반드시 정보를 남길지 정한다. 0이 아니라면 주소 관련 예외에서는 잘못된 가상 주소, 잘못된 명령 예외에서는 명령 비트(오른쪽 정렬)를 담는다.

mscratch: 처리기의 첫 레지스터

처리기에 막 들어온 순간에는 문제가 하나 있다. 모든 정수 레지스터에 중단된 프로그램의 값이 들어 있어서, 무엇이든 하려면 레지스터 하나를 비워야 하는데 비울 곳을 계산할 레지스터조차 없다. RISC-V는 xscratch와 CSR 교환 명령으로 이 문제를 푼다. 평소 mscratch에 하트별 저장 공간의 주소를 넣어 두고, 처리기 첫 명령에서 sp와 맞바꾸는 것이다.

원인 코드: mcause가 말해 주는 것

mcause에 적히는 값은 Interrupt 비트와 원인 코드의 조합이다. RV32에서 머신 타이머 인터럽트는 0x80000007, U 모드의 ecall은 0x00000008로 읽힌다. 아래 표는 v20260120 규격의 표를 그대로 옮긴 것이다. 비어 있는 번호는 예약(Reserved)이다.

예외가 겹칠 때: 동기 예외 우선순위

명령 하나가 여러 예외 조건을 동시에 만족할 수 있다. 예를 들어 정렬도 어긋나고 페이지도 없는 적재가 그렇다. 이때 mcause에 보고할 예외는 규격의 고정된 우선순위로 고른다.

트랩 진입과 xRET 복귀, 한 단계씩

트랩을 받을 모드를 x(M 또는 S), 트랩 직전의 모드를 y라 하자. 규격이 정한 하드웨어 동작은 짧다.

xPP는 x 이하의 모드만 담을 수 있다. 그래서 MPP는 2비트(U=00, S=01, M=11), SPP는 1비트(U=0, S=1)다. xIE·xPIE·xPP는 깊이 2짜리 작은 스택처럼 동작한다. 트랩으로 “밀어 넣고” xRET으로 “꺼낸다”. 복귀 뒤 xPP를 가장 낮은 모드로 바꿔 두는 것은 스택을 잘못 관리하는 소프트웨어 버그를 드러내기 위해서다.

아래 실행기에서 여러 상황을 골라 한 단계씩 진행해 보자. 단계마다 바뀌는 CSR이 금색으로 표시된다. 값은 RV32 기준이며 mtvec = 0x80000100, stvec = 0x80200800(둘 다 Direct 모드)로 두었다.

처리기 주소: Direct와 Vectored

mtvec의 하위 두 비트 MODE가 처리기 주소를 정하는 방식을 고른다. MODE=0(Direct)이면 모든 트랩이 BASE 한 곳으로 간다. MODE=1(Vectored)이면 동기 예외는 여전히 BASE로 가지만, 인터럽트는 BASE + 4 × 원인 코드로 간다. 예를 들어 머신 타이머 인터럽트(7)는 BASE + 0x1c, stvec에서 S 타이머 인터럽트(5)는 BASE + 0x14다. MODE 값 2 이상은 예약되어 있다.

위임: 트랩을 S 모드로 바로 보내기

기본적으로 모든 트랩은 M 모드가 받는다. 그러나 사용자 프로그램의 시스템 호출이나 페이지 폴트까지 매번 M 모드 펌웨어를 거쳐 커널로 되돌려 보내면 느리다. 그래서 S 모드가 있는 하트에는 위임 레지스터(medeleg, mideleg)가 반드시 있다. medeleg의 비트 i를 켜면 원인 i인 예외가, mideleg의 비트 i를 켜면 원인 i인 인터럽트가 S 모드나 U 모드에서 일어났을 때 S 모드 처리기로 바로 간다.

위임된 트랩이 S 모드로 들어오면 S 쪽 CSR만 바뀐다. scause·sepc·stval이 쓰이고, mstatus의 SPP·SPIE·SIE가 갱신된다. mcause·mepc·mtval과 MPP·MPIE는 건드리지 않는다. 그 밖의 규칙을 정리하면 다음과 같다.

• medeleg는 64비트다(RV32에서는 상위 절반을 medelegh 0x312로 접근). mideleg는 MXLEN 비트이고 비트 배치가 mip와 같다(STI 위임은 비트 5).
• M 모드에서만 생길 수 있는 예외의 비트는 읽기 전용 0이어야 한다. 특히 medeleg[11](M 모드 ecall)은 읽기 전용 0이고, 이중 트랩은 위임할 수 없으므로 medeleg[16]도 읽기 전용 0이다.
• 어떤 비트를 위임할 수 있는지는 구현마다 다르다. 모든 비트에 1을 써 보고 다시 읽으면 알 수 있다. 다만 medeleg에는 읽기 전용 1인 비트가 있으면 안 된다.
• 인터럽트를 위임하면 위임한 쪽(M 모드)에서는 그 인터럽트가 가려진다. 예를 들어 mideleg[5]가 켜져 있으면 M 모드로 실행 중일 때 STI는 받지 않는다.

인터럽트: 펜딩, 활성, 그리고 우선순위

인터럽트 i는 세 겹의 문을 통과해야 트랩이 된다. ① 펜딩(mip[i]=1), ② 개별 활성(mie[i]=1), ③ 전역 활성이다. mip와 mie의 비트 번호는 mcause의 인터럽트 원인 코드와 같다. 비트 15:0은 표준 인터럽트에, 16 이상은 플랫폼 용도에 쓴다.

전역 활성 규칙

전역 활성 비트는 mstatus의 MIE(M 수준)와 SIE(S 수준)다. 규칙의 핵심은 “지금 모드”를 기준으로 판단한다는 점이다.

규격의 문장 그대로 옮기면 “모드 x에서 실행 중일 때 더 낮은 모드의 인터럽트는 항상 전역적으로 꺼져 있고, 더 높은 모드의 인터럽트는 항상 전역적으로 켜져 있다.” 그래서 높은 모드가 낮은 모드에 제어를 넘기기 전에 특정 인터럽트를 막고 싶다면 전역 비트가 아니라 mie의 개별 비트를 꺼야 한다. 여러 인터럽트가 동시에 들어오면 M으로 갈 인터럽트가 S로 갈 인터럽트보다 먼저이고, 같은 목적지 안에서는 고정된 순서를 따른다.

규격의 비고는 이 순서의 이유를 이렇게 설명한다. 높은 모드의 인터럽트가 먼저여야 선점이 가능하다. 외부 인터럽트는 빠른 응답이 필요한 장치에서 오므로 내부(타이머·소프트웨어)보다 먼저다. 소프트웨어 인터럽트는 하트 간 메시지에 쓰이는 반면 타이머는 시분할용이라 정밀도가 덜 중요하므로 소프트웨어가 타이머보다 먼저다.

타이머: mtime, mtimecmp, 그리고 stimecmp

플랫폼은 일정한 주파수로 증가하는 64비트 실시간 카운터 mtime과 하트별 64비트 비교 레지스터 mtimecmp를 메모리 매핑 레지스터로 제공한다. 주소는 플랫폼이 정한다(흔히 CLINT·ACLINT라고 부르는 장치가 이 레지스터들과 하트 간 인터럽트용 msip 레지스터를 담는다, 22장). 부호 없는 값으로 비교해 mtime ≥ mtimecmp가 되면 MTIP가 켜지고, mtimecmp에 더 큰 값을 쓸 때까지 유지된다. 사이클 카운터 대신 벽시계 시간을 쓰는 이유는, 전력 절약을 위해 클록 주파수가 수시로 바뀌는 프로세서에서도 시간이 정확해야 하기 때문이다.

Sstc 확장이 생기기 전에는 S 모드 운영체제가 타이머를 맞출 때마다 SBI 호출로 M 모드에 부탁해야 했다. M 모드는 자기 타이머 하나에 여러 논리 타이머를 겹쳐 관리하다가 때가 되면 STIP를 세워 S로 넘겼다. Sstc는 S 모드에 stimecmp(RV32에서는 상위 절반 stimecmph 0x15D)를 주어 이 왕복을 없앤다. time ≥ stimecmp이면 STIP가 켜지며, M 모드가 menvcfg.STCE를 켜 두어야 S 모드에서 stimecmp에 접근할 수 있다.

RV32에서는 mtimecmp를 32비트씩 두 번에 나눠 써야 한다. 규격은 중간값 때문에 엉뚱한 인터럽트가 나지 않도록 다음 순서를 예로 든다. 하위 절반에 먼저 −1(모두 1)을 써서 비교값이 잠시라도 작아지지 않게 한다.

WFI: 인터럽트를 기다리며 쉬기

wfi는 “처리할 인터럽트가 생길 때까지 이 하트를 멈춰도 된다”는 힌트다. 기다리는 동안 인터럽트가 오면 다음 명령에서 트랩이 일어나므로 mepc는 wfi 다음 명령을 가리킨다. 몇 가지 특징이 있다.

• WFI의 깨어남은 전역 활성 비트(MIE·SIE)와 mideleg의 영향을 받지 않는다. 개별 활성(mie)된 인터럽트가 펜딩되면 어느 수준의 것이든 깨어나야 한다. 그래서 인터럽트를 전역으로 꺼 둔 채 WFI로 기다렸다가, 트랩 없이 이어서 처리하는 방식도 가능하다.
• 구현은 아무 이유 없이 깨어나도 되고, 아예 NOP로 만들어도 된다. 따라서 소프트웨어는 WFI 뒤에서 조건을 다시 확인하고 반복해야 한다.
• mstatus.TW=1이면 M보다 낮은 모드의 WFI가 정해진 시간 안에 끝나지 않을 때 잘못된 명령 예외가 된다. 하이퍼바이저는 이것으로 놀고 있는 게스트를 다른 게스트로 바꾼다. S 모드가 있으면 U 모드의 WFI도 같은 조건에서 예외가 된다.

인터럽트 컨트롤러: PLIC와 AIA

mip에는 외부 인터럽트를 위한 비트가 MEIP·SEIP 둘뿐이다. 수십, 수백 개의 장치 인터럽트를 이 두 선으로 모아 주는 것이 하트 바깥의 인터럽트 컨트롤러다. 규격의 비고도 “하트의 몇 안 되는 원천 인터럽트는 고정 우선순위로 단순하게 두고, 복잡한 우선순위는 바깥의 컨트롤러가 맡는다”고 설명한다.

PLIC: 플랫폼 수준 인터럽트 컨트롤러

PLIC(Platform-Level Interrupt Controller)는 최대 1023개의 인터럽트 소스(ID 0은 “없음”으로 예약)를 최대 15872개의 문맥(context)으로 나눠 보낸다. 문맥은 대개 “하트 하나의 특권 모드 하나”이며, 어느 문맥이 어느 하트·모드인지는 구현이 문서로 정한다.

규칙은 간단하다.

• 우선순위는 작은 부호 없는 정수다. 0은 “절대 인터럽트하지 않음”, 1이 가장 낮다. 같은 우선순위끼리는 ID가 작은 쪽이 이긴다.
• 임계값: 문맥은 임계값 이하의 우선순위를 가진 인터럽트를 모두 가린다. 임계값 0이면 우선순위가 0이 아닌 인터럽트를 모두 받는다.
• claim: 처리기가 claim/complete 레지스터를 읽으면 PLIC은 그 문맥에서 가장 높은 우선순위의 펜딩 인터럽트 ID를 돌려주고 펜딩 비트를 원자적으로 지운다. 없으면 0을 돌려준다. claim은 임계값의 영향을 받지 않는다.
• complete: 처리가 끝나면 받은 ID를 같은 레지스터에 쓴다. 게이트웨이는 completion을 받은 뒤에야 그 소스의 다음 인터럽트를 코어로 넘긴다.

AIA: 메시지 신호 인터럽트 시대의 구조

PCI Express 같은 장치는 선을 당기는 대신 특정 주소에 메모리 쓰기를 해서 인터럽트를 알린다. 이것이 메시지 신호 인터럽트(MSI)다. AIA(Advanced Interrupt Architecture) 규격은 두 가지 컨트롤러와 하트 쪽 CSR 확장(Smaia·Ssaia)을 정의한다.

AIA 규격은 최대 16,384개 하트를 지원하고, 하트 쪽 CSR(miselect/mireg를 통한 간접 접근, mtopi 등)을 더해 타이머·소프트웨어 인터럽트까지 포함한 모든 인터럽트의 상대 우선순위를 소프트웨어가 정할 수 있게 한다. 자세한 구성은 22장에서 플랫폼 관점으로 다시 본다.

NMI와 이중 트랩: 처리기가 위험할 때

트랩 처리기의 앞부분, 즉 xepc·xcause 같은 중요한 값을 아직 저장하지 못한 구간에서 또 트랩이 나면 그 값들이 덮어써져 원래 트랩으로 돌아갈 길을 잃는다. 그래서 규격은 처리기가 이 구간에서는 인터럽트를 켜지도 예외를 일으키지도 않도록 짜야 한다고 요구한다. 그런데 하드웨어 오류처럼 피할 수 없는 사건은 어떻게 할까?

확인 퀴즈

더 읽을거리

• Volume II: Machine-Level ISA, Version 1.13 — mstatus 스택, mtvec, 위임, mip/mie, mcause 표, 예외 우선순위, mtime·mtimecmp, WFI, NMI (v20260120)
• Volume II: Supervisor-Level ISA, Version 1.13 — sstatus, stvec, sip/sie, scause, sepc, stval, stimecmp
• "Sstc" Extension for Supervisor-mode Timer Interrupts, Version 1.0
• "Smrnmi" Extension for Resumable Non-Maskable Interrupts, Version 1.0
• "Smdbltrp" · "Ssdbltrp" Double Trap Extensions, Version 1.0
• RISC-V Platform-Level Interrupt Controller Specification v1.0.0
• RISC-V Advanced Interrupt Architecture v1.0 — APLIC, IMSIC, Smaia/Ssaia
• Volume I: Introduction — Exceptions, Traps, and Interrupts — 트랩의 네 분류와 정밀성